分析电源管理IP如何显著提升SoC能效的方法

SoC性能指标正在发生变化，从纯性能指标（GHz或MIPS）转变为性能效率和最低功耗。这一对于物联网或移动设备至关重要的新指标正成为汽车，嵌入式系统等各种应用的关键。SoC设计团队可以利用硅IP实现复杂的电源管理，并且可以从经验丰富的工程师提供的技术支持中获益，从而缩短产品上市时间（TTM）和项目开发成本。

能效在半导体行业中成为关键

当系统可以简单地插入墙壁以接收电力时，复杂芯片产生的功耗不是真正的问题。最重要的功能是原始性能，以GHz或MIPS表示。然而，随着2000年及以后无线移动设备的大量采用，该指标趋于发生变化。对于电池供电的设备，两次电池充电之间的时间几乎与智能手机的MIPS电量一样重要。

现在，让我们退后一步，将半导体（和电子）行业视为功耗的来源，包括服务器，存储，高功率计算（HPC），有线网络，4G和5G基站，这些应用都需要高性能。半导体行业协会（SIA）和半导体研究公司（SRC）在2015年发布了“重启IT革命：行动起来”报告，其中包括下图：

图1：计算的总能耗（来源：SIA）

显然，数据中心是能耗大户，其他应用能耗（如汽车和物联网）也在提升，大多数物联网IC都是在边缘系统中。事实上，现在业界已经接受将计算能力（CPU或DSP）纳入边缘系统的需求，因为向上推送数据（到物联网主站）和向下传输数据（一旦处理完数据）显然不是正确的选择。而对于自动驾驶汽车等系统，会出现不可接受的延迟：

本文中，我们将讨论在成熟技术节点上开发的IC的多种应用（与最先进的节点，如14/16 nm，10 nm或7 nm相对应），在物联网，汽车，消费电子等可能是也可能不是电池供电的。我们设定的目标是：降低IC功耗，同时保持性能，缩减开发时间和成本，使用相同的IC，无需电源管理工作，识别潜在问题（噪声容限，串扰等）。本文提出的解决方案可以实现这一目标，对TTM，成本和正确的功能没有任何影响。

图2：应用中的电源问题

降低SoC功耗的各种解决方案

如上所述，自2000年以来，无线移动行业一直是电源管理技术的先驱。负责应用处理器SoC的设计团队（如TI的OMAP，其次是高通，三星，苹果等）已经在系统级手机上实施了电源管理策略。电源管理技术非常复杂，以至于他们很快意识到在内部电源管理功能（电源管理IC或PMIC）之上需要外部器件。这里的各种解决方案将在SoC内部实施，不需要PMIC，因为目标是保持成本与使用PMIC之前相同或更低的水平。

这里回顾一下可以降低SoC功耗的各种技术。

电源域管理

在实施任何特定的电力网络IP或配电策略之前，首先要考虑定义电源域。请记住，电源域将根据SoC中的功能块进行定义。一个功能块可以涉及不同类型的单元，例如CPU和数字标准单元块，它们一起与SRAM存储器链接。这些模块可以在不同的电压下从不同的电源获得电能。

定义了各种域，目标是实现特定功率域的特定功率分配，并创建功率岛。每个域可以与SoC的其余部分隔离并断电（或上电），而不会影响其他电源域。我们将在本文后面看到如何部署此电源管理策略。

动态电压频率调节（DVFS）

动态功耗由以下公式表示：

这里：

电源电压和频率的组合对总功耗具有立体影响，因为动态功耗具有对电压的二次依赖性和对频率的线性依赖性。智能节电解决方案可降低工作频率，同时降低电源电压。

主要思想是在给定频率下尽可能降低电源电压，同时仍保持某些功能的正确操作。电压只能下降到某个临界水平，超过此水平就会出现定时故障。

在应用每功能DVFS方法时，假设已定义了每功能电源/时钟域并实施了附加电路，SoC全局功耗可以明显降低，同时保持性能相同或更好，以便当其它功能保持静默时需要用的功能可以正常运行（即：降低电压）。

笔记本电脑，服务器和移动设备广泛采用动态电压和频率调节（DVFS）来节约能源，而DVFS在其他应用（汽车，消费电子......）的早期阶段仍处于起步阶段。根据实验结果，DVFS具有显着的节能潜力。DVFS只是控制CMOS电路动态功耗的几种方法之一。我们必须记住，它的使用会带来一系列验证和实现挑战，但DVFS在降低动态模式下的SoC功耗方面非常有效。

图3：能耗（动态和漏电）与电压的关系

接近阈值电压

总功率是静态或泄漏功率和动态功率的总合。随着电压朝向晶体管阈值电压（Vt）下降，开关功率降低但同时漏电流增加。这意味着必须找到泄漏和开关电源之间的最佳组合，如图3所示。

接近阈值电压（NTV）将在提供最小能量的电压范围内选择（参见图3），同时保持功能域工作。NTV是一种出色的电源管理技术，在能效（EE）方面给出了非常好的结果，如图4所示。这些结果来自对Intel Pentium的测量，我们可以注意到，0.45 V（接近阈值） ），EE达到每瓦5830 Mips，与额定电压（1.2 V）为1240 Mips / Watt的EE进行比较。第一个缺点可以在同一图中看到：在标称电压（1.2 V）下，芯片频率达到915 MHz，而在NTV（0.45 V）时，它只有60 MHz。

NTV可提供出色的结果（功耗和能效），特别是在睡眠或触发模式下，因为SoC无需在此类模式下运行完整性能，例如物联网边缘计算或永远在线传感器。

图4：能效与功能电压

其他技术：体偏置，GALS，......

GALS技术用于最大时钟域管理效率。应使用单向双同步设备（如FIFO）实例化跨时钟边界，从而在不需要握手的情况下实现最佳延迟。可以沿着互连内的任何链路划分时钟边界，并且可以绕过GALS元件进行同步操作。

电源和电压域由电隔离层隔开，并且应使用断开技术关闭各个功能块。当电源域关闭时，特定功能块必须保持状态时，应插入保留寄存器。

总之，GALS是一种高效但非常苛刻（在工程级别）的电源管理方法，它涉及特定的设计知识和应用现有EDA工具的技巧。因此，在实施其他技术（如时钟门控，电源域管理或DVFS）后，应考虑GALS。

体偏置是一种芯片管理技术，可以根据施加到芯片有源部分的电压施加的衬底偏置电压来降低功耗或提高性能。虽然理论上可以对任何衬底施加电压，包括体积，但体偏置主要用于绝缘体上硅（SOI）晶圆。完全耗尽的SOI（FD-SOI）技术已经引起了几年的关注，几家代工厂（三星，GlobalFoundries）和IDM（意法半导体）正在提供28 nm，22 nm和14 nm的ASIC功能。针对FDPower SOI技术的ASIC设计并不一定比散装更复杂，但生态系统目前正致力于提供EDA工具和IP支持体偏置。

影响SoC完整性的各种电源问题

为了满足激进的功率预算目标，设计团队可能别无选择，只能以极低的功率运行，其直接影响是增加了关键信号对电磁（EM）串扰效应的敏感性。

由于低功耗SoC具有小得多的噪声容限，因此，开关活动可能导致电源传输网络（PDN）振铃并对芯片性能产生不利影响。

在今天的设计中，时钟和配电网络是集成电路故障的主要贡献者，例如抖动，时钟偏移，电迁移，耦合噪声和功率分布下降。因此，性能和风险规避都取决于时钟和配电网络设计的稳健性，使得感应和磁效应的精确建模成为基本要求。

例如，一个给数字模块供电的配电网络，该数字模块具有高电流需求和非常快的开关活动（即，在非常快的瞬态中吸收高电流峰值）。这样的活动将导致配电网络（PDN）上的振铃，其与电感（L）和切换活动的速率（di / dt）成比例。随着开关活动的增加，通过与PDN的耦合，振铃的幅度将增加，以及关键或敏感的高频或非常敏感的模拟信号上的噪声水平。另一个挑战是在模式转换期间产生的低频噪声，这可能产生功能问题。

功率包括动态功率和漏电功率。动态功率取决于总负载电容，电源电压和工作频率。降低任何这些参数都会导致动态功耗降低。但PDN的一种常见设计方法是插入足够的分频来过滤网络上的尖峰，因为开关噪声会导致时钟边缘出现大电流尖峰。当输入信号的上升和下降时间期间CMOS栅极的NMOS和PMOS通道同时导通时，漏电功率是由电源和地之间的电流路径引起的。

为了确保您的SoC设计不会受到电源或时钟相关问题的影响，您必须从经验丰富的工程师提供的技术支持中受益。与模拟设计一样，没有任何东西可以取代经验。

在客户的SoC中使用电源管理IP

实现电源域识别

我们首先需要定义SoC电源架构，因为这种架构可以随功能架构变化。这将是设计人员识别属于同一电源域的各种功能的首要任务。该功率域不是简单地由电压定义，而是与在给定功率模式下预期成为相同任务的一部分的各种块的功能相关。

假设已经定义了这种功率架构，SoC现在被划分为N个域（N在5甚至更广的范围内）。可以针对电压供应（Vdd1至VddN）独立地监控这些域中的每一个，且设计者可以在SoC级实现功率分配和功率活动控制，在这种情况下，用于每个Vddn的独立电网。在这个阶段，Dolphin Integration可以提供由经验丰富的SoC Architectural Experts（SAE）工程师提供的技术支持。这些工程师不是简单的FAE，他们还在内部管理电源管理实施，在内部通过我们为客户（设计服务）开发的SoC。其电源管理IP最多支持128个电源域。

图5：SoC中的电源域

电源门控、控制和分配

在专家工程师的帮助下，设计团队已经定义了各种电源域，现在是时候定义SoC电源架构，并在芯片中实现电源和时钟分配。应为每个电源域供电，插入电源门控以控制该域。通过开发的专利的电源岛电源门控设备（名为CLICK），以及电压域接口（VDIC），专家将帮助团队在各种电压调节器（LDO和DC-DC）中选择合适的方案，并将其组织为预先配置的硅IP库。

我们还提出了一个支持高达5.5 V的过压保护模块。为了为该域提供时钟，客户将受益于超低功耗时钟IP（名为Gamma）。使用正确的时钟和配电设备至关重要，因为“时钟和配电网络是集成电路故障机制的主要贡献者，如抖动，时钟偏移，电迁移，耦合噪声和功率分布下降”，如上所述！

图6：电源门控，控制和分配

芯片级SoC设计人员将选择控制电源开关，VREG或体偏置发生器和时钟，电源网络IP端口的所有部分，为SoC内核供电。由于采用模块化IP解决方案（名为MAESTRO），SoC电源模式控制的实现非常简单。这些单元是精心设计的模块，集成了内置冲突管理功能，可防止SoC操作和转换过程中出现故障。

如果SoC设计用于本机阈值电压（NTV）或DVFS操作，则集成IP产品组合在睡眠或工作模式下设计为具有本机NTV和DVFS支持，如图6所示。

通过遵守结构和装配规则（命名为DELTA规则），确保了我们集成的完整电源管理IP产品的一致性。SoC设计人员可以通过采用类似的规则来利用他们自己的VREG的内部开发来实现无缝的SoC集成。

集成电源管理IP允许提供on-SoC电源传输和电源模式控制，主要目标是提供各种专家级的IP和技术支持，以实现节能（EE）SoC的最安全设计。由于我们工程师的这种专业知识，毫无疑问，与同一SoC的开发时间表相比，这种SoC设计将是最快的，因为电源管理是由设计团队首次集成而没有任何支持。我们有信心保证这一最快的TTM能够帮助客户决定构建节能SoC，以应对像物联网这样的新兴市场以及能源效率需求变得至关重要的成熟市场（汽车，消费电子......）。

图7：完整的电源管理IP集

时钟分配

我们的时钟IP允许实现始终在线的电源域，能够在32 kHz接近阈值电压下工作。根据目标时钟精度，时钟源可以是基于晶体的或基于RC的。RC和XTAL振荡器也可以组合在一起，以确保RC振荡器的快速启动，然后在运行后切换到XTAL振荡器。

由于RAM的电流保持与电压成比例，因此将始终接通电源域的操作尽可能接近RAM（MDRV）的最小数据保持电压，可确保SoC睡眠模式下的最低功耗。我们的稳压器库包括一个超低静态电压调节器，其可编程输出电压低至0.6 V，其参考电压不超过150 nA。

有效实现电源管理所需的专业知识

如前所述，重要的是重新评估这一点，在处理电力（控制，门控或分配）时，专业知识是关键。那些参与SoC数字设计的人集成了一些模拟功能，他们知道在集成模拟时必须非常小心！我不仅讨论模拟设计（这显然是专家的任务），而且还涉及时钟和功率分配，以及信号完整性保护。电源管理实施非常相似，只有专有技术和专业知识才能保证第一次正确的设计。

这就是为什么我们在PM专家提供的技术支持的基础上，尝试通过开发成熟的方法来进一步帮助他们的客户，这转化为特定于电源管理的EDA工具的开发，目标是确定性地选择正确的电源架构和IP组件。这些是测试版，解决了所有电源管理实施步骤：

PowerArchitect允许探索各种电源架构并选择最佳工作点；

PowerDesigner是一款自动化工具，用于生成顶级UPF，顶级RTL和ACU的RTL，采用顶级RTL的MAESTRO模块UPF设计构建；

PowerVision是一种电源完整性驱动的SoC仿真工具。

处理电源管理和分配是一项非常艰巨的任务，而且非常棘手！与数字设计不同，在开发完整的SoC（太大）时，不存在验证IP（VIP）和运行模拟仿真（SPICE）。此外，我们可以要求数字设计师管理模拟仿真吗？但是在选择功率单元时做出稍微错误的决定可能会影响关键信号的完整性。在SoC中安全实施电源管理的最佳方法是询问具有该领域专业知识的工程师的专业知识，并将有助于创建最佳电源架构，并实施电源管理，从而使您的SoC变得高效节能。

结语

对于芯片制造商而言，高芯片功耗现在是电子行业任何领域的真正关注点。2000年前后，复杂的电源管理解决方案仅在的无线移动应用中实施，当下，为物联网，汽车或消费类应用实施这些解决方案变得非常必要。

但是，在SoC中实现高效的电源管理，对于首次使用SoC架构的SoC架构师来说可能会被认为是复杂且有风险的。很复杂，因为他发现了各种功能，主要是模拟功能，而且他没有接受过在SoC中选择和实现它的培训。这就是为什么在做出错误选择时影响设计进度的风险是真实的，导致错过了这个快速发展的行业的主要风险 - 上市时间（TTM）。

我们开发了一个完整的单元库，用于在SoC中实现电源管理（电压调节器，电源域接口调用，配电，时钟分配等）。我们不仅仅是销售这个库，还会在项目开始时采取行动，通过提供经验丰富的SoC架构专家（SAE）的技术支持，帮助设计团队定义SoC电源架构和实施策略。