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Verilog是一种流行的硬件描述语言，他是由工业界开发的，1984年，Verilog作为一种私用的硬件描述语言，由Gateway Design Automation公司给出，1988年，Synopsis公司为Verilog开发了综合工具。1995年，Verilog成为IEEE的一个标准。Verilog 适合算法级，寄存器级，逻辑级，门级和版图级等各个层次的设计和描述。
Verilog的语法是基于C语言的。由于是基于C语言，所以它更容易掌握。本设计中采用Verilog语言进行设计。
设计工具简介
本次设计是基于Altera公司的QuartusII软件。
Quartus II 是Altera公司的综合性PLD开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。
QuartusII支持Altera的IP核，包含了LPM/MegaFuction宏功能模块库，使用它，可以简化设计的复杂性，加快设计速度。QuartusII平台支持一个工作组环境下的设计要求，其中包括支持基于Internet的协作设计。此外，QuartusII通过和DSP Builder工具与Matlab/SIMULINK相结合，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统开发，集系统级设计、嵌入式软件设计、可编程逻辑设计于一体，是一种综性的开发平台。
3、简易函数发生器
简易函数（波形）信号发生器能产生某些特定的周期性时间函数波形（正弦波、方波、三角波、锯齿波和阶梯波等）信号，频率范围可从几个微赫到几十兆赫函数信号发生器在电路实验和设备检测中具有十分广泛的用途。而因此电子专业的学生，对函数信号发生器的设计，仿真，制作已成为最基本的一种技能，也是一个很好的锻炼机会，是一种综合能力的锻炼，它涉及基本的电路原理知识，仿真软件的使用，以及电路的搭建，既考验基础知识的掌握，又锻练动手能力。
实验功能
基本要求：运用DE2上的DAC实现方波、锯齿波信号发生器功能。方波频率、占空比可设置。锯齿波信号频率、幅度可调。
在完成基本要求的基础上，可进一步增加功能、提高性能。
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