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Intel FPGA时序约束的解决方案详细说明

消耗积分:0 | 格式:rar | 大小:0.54 MB | 2021-01-13

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　　本文在衔接上一讲的基础上，推出了，针对时序约束的解决方案，这些方案来源于多方资料、以及官网资料的阅读总结。

　　不少人总说，好的时序都是设计出来的，不是约束出来的，想必，这种话你一定听过无数次，但是对于不知谁说这话的人，也是概不负责。那你告诉我，什么叫好的设计？你觉得你的代码好，我还觉得我的比你更好呢？有什么评判标准呢？这些东西，几乎没人会提及，更是让我这种处女座，让多少学到信心十足的人，打击了信心，不想学习下去。作为一个立志10年后转行的人，有必要从官网下手，从各方资料下手，来讲清楚这其中的来龙去脉。如果，你现在还是连steup 的slack和hold 的slack还没搞清楚，那我建议你好好看一下上一篇文章，特别是最后必备公式的图片。

　　1、time-quest的GUI

　　首先，我们点进去都会叫我们选择一个模型，来建立网表，如果，我们选择slow，那么我们知道对setup slack自然会有影响更大，如果我们选择fast模型，就会对hold slack的模型影响更大。
 

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