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在数据通信中， 提高数据在通信中的可靠性，以及快速的数据处理能力一直是人们所追求的，循环冗余校验CRC就是一种广泛采用的差错控制方法，也是一种最常用的信道编码方法。在介绍CRC码原理之后，以经典的LFSR 电路为基础，推导出产生32位并行数据的CRC - 16编码表达式，用EDA 工具设计出CRC - 16编码模块，并对其进行综合仿真，验证其可行性。
在数字数据通信中，可能会因为各种原因导致数据在传输或接收时发生错误，为了保证数据传输的可靠性和数据校验的高效性，循环冗余校验CRC（Cyclic Redundancy Code）原理就是一种被广泛采用的差错控制方法和数据编码方法。它具有编码和解码方法简单，检错和纠错能力强等特点，能有效的对数据进行编码，并可以显著地提高系统的检错能力，从而能够有效的保证数据传输的可靠性和正确性，因此，在数据通信和计算机通信中有着广泛的应用。
随着通信技术、计算机技术和控制技术（ 3C技术）的快速发展，在工业控制领域或小型移动终端设备对数据传输的速率提出了更高的要求。多位数据的并行处理成为了人们关注的焦点，如何对多位并行数据进行快速编码及校验成为了数据处理中的研究热点。例如，在高速的千兆以太网传输系统中往往是以32位数据传输。如果采用一般的串行CRC编码处理方式，在处理速度方面必定会大打折扣，若要满足快速的处理能力，就必须提高系统时钟频率，这样就增加了系统的功耗，也增加了系统的硬件实现难度。针对以上问题，本文以具有更强差错校验能力的CRC - 16校验码为例，用FPGA 实现了32位并行数据的CRC - 16编码。这一实现使得系统能够在较低时钟频率下，对32位并行数据进行快速编码和差错控制，保证了多位数据的快速处理和传输的可靠性。
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