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Cortex-M0处理器的存储模型资料下载

消耗积分:2 | 格式:pdf | 大小:93.47KB | 2021-04-08

张磊

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本文将描述Cortex-M0设备的内存映射和内存访问行为。该处理器有一个固定的存储映射，它可以提供高达4GB的可寻址内存。存储映射图如下： 该处理器为处理器核外设寄存器保留了PPB地址范围，关于Cortex-M0处理器以及核外设的内容见 1、存储区、类型和属性 存储映射被分成多个区，每个区都有其存储类型，有些区还有附加属性。存储类型及附加属性决定了如何访问该存储区。 储存类型是下列几种： 普通型(Normal) 为了提高效率、或执行预测读，处理器可以对该类型存储器的存取操作进行重排序。 设备型（Device） 该类型存储器与设备型或强顺序型存储器之间的存取操作，处理器将保持其顺序。 强顺序型（Strongly-ordered） 任何与该类型存储器相关的存取操作，处理器将保持其顺序。 对于设备型和强顺序型存储器的不同顺序要求，意味着存储系统可以将一个写操作缓存到一个设备型存储器中，但是不能缓存到一个强顺序型的存储器中。附加属性有： 可共享(ShaSharreableeable) 对于可共享的存储区，在多总线主设备系统中，存储系统可提供主设备之间的数据同步，例如某个带有DMA控制器的处理器。 强顺序型存储器都具有可共享属性。 如果多个总线主设备访问一个不可分享的存储区域，必须通过软件来保证多个总线主设备之间的数据一致性。 注意：仅当处理器在共享存储器的多处理器系统中时，该属性才有关系。 不可执行(XN) 处理器将阻止不可执行存储区指令的执行。如果从一个不可执行存储区取指令并执行，将会产生一个硬故障。 2、存储系统的访问顺序 对于多数显式的存取指令所产生的存储器访问，存储系统不能保证指令的顺序与实际操作的顺序是一致的，而且对指令的重排序并不会影响到指令序列的行为结果。通常，如果正确的程序执行要求两次内存访问必须按程序的顺序来完成，那么软件必须在内存访问指令之间插入一个存储隔离指令，相关内容见第2-16页存储访问的软件排序。 然而，存储系统能够保证访问设备和强顺序存储区的顺序。对于两个存储访问指令A1和A2，如果A1在A2程序之前发生，则存储访问顺序是： 其中： - 表示存储系统不能保证访问的顺序。 3、存储访问行为 对内存映射中每个区的访问行为是： 表1、存储访问行为 a、关于存储区、类型和附加属性，可见上文。 其中Code、SRAM和externalRAM区可以存放程序。 关于Cache和可共享存储区的访问限制 当一个系统包含Cache或可共享存储区时，一些存储区有额外的访问限制，有些区被再次细分，如表2所示： 表2、存储区的可共享性和缓存策略 a、更多关于存储区、类型和属性的内容见上文。 b、WT=写通方式，没有写分配。WBWA=写回方式，写分配。更多内容见词汇表(Glossary)。 4、软件对存储访问排序 指令在程序中的顺序并不能始终够保证相应存储操作处理的顺序。这是由于：•处理器可对一些存储访问进行重排列，以提高效率，只要不影响指令顺序的行为。 • 内存映射中的存储器或设备可能有不同的等待状态。 • 有一些存储访问被缓冲或是预测执行的。 上文中存储系统内存访问顺序的内容描述了存储系统如何保证存储访问顺序的情况。此外，如果存储访问的顺序很重要，那么软件必须包括存储隔离指令来保证所希望的顺序。处理器提供以下存储隔离指令： DMB 数据存储隔离指令，确保DMB之前所有显式存储访问完成之后，其后的存储访问才可以开始执行。DMB的内容见下文。 DSB 数据同步隔离指令，当DSB之前所有的显式存储访问完成之后，其后的指令才可以开始执行。见下文的DSB指令。 ISB
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