同步数据转换器阵列的采样时钟

作者：Altug Oz and Kazim Peker

从通信基础设施到仪器仪表的各种应用中，对更高系统带宽和分辨率的要求推动了以阵列形式连接多个数据转换器的需求。设计人员必须找到低噪声和高精度解决方案，以使用通用JESD204B串行数据转换器接口对大量数据转换器进行时钟和同步。

包含抖动衰减功能、内部VCO以及大量输出和许多同步管理功能的时钟发生器件现已上市，以解决这一系统问题。然而，在许多实际应用中，数据转换器阵列中所需的时钟数量超过了从单个IC元件获得的可行数量。设计人员经常求助于将多个时钟生成和时钟分配组件连接在一起，从而创建一个广泛的时钟树。

本文提供了一个真实的案例研究，说明如何构建灵活且可重新编程的时钟扩展网络，该网络不仅保持出色的相位噪声/抖动性能，而且还通过确定性控制将所需的同步信息从时钟树的第一个器件传递到最后一个器件。

介绍

无线通信系统从3G到4G和LTE（以及5G，目前正在规范讨论中）的演进一直是高速数据转换和同步的关键技术驱动因素。推高蜂窝基站所需数据带宽的因素多种多样。主要因素是订户数量的增长，对更丰富的多媒体内容的需求以及使用全球蜂窝基础设施的机器对机器通信的新应用。因此，设计人员正在寻找新的创新RF收发器架构，这些架构具有更高的通道数，采用有源天线设计、大规模MIMO和高级波束成形等技术。具有大量输入和输出的系统利用多条传输路径，需要大量的ADC和DAC元件。考虑到数据转换要求的规模，采样时钟生成和同步成为重大的设计挑战。在复杂系统中，所需的时钟信号数量很容易从几个增加到数百个，如图1所示。

图1.带有时钟树的数据转换器系统。

JESD204B标准定义了串行数据接口，用于减少宽带数据转换器和其他系统IC之间的数据输入/输出数量。数据I/O量的减少解决了高速、高位数数据转换器互连的问题。提供具有更少互连的宽带数据转换器的能力简化了PCB布局，并允许在不影响整体系统性能的情况下实现更小的外形尺寸。这些改进对于解决大多数应用的系统尺寸和成本限制非常重要，包括无线基础设施、便携式仪器、军事应用和医疗超声设备。

系统级注意事项

在具有大型数据转换器阵列的复杂系统中，要处理的数据量不断增加，需要从天线到处理单元的高SNR（信噪比）链路。从时钟角度来看，SNR受采样时钟相位噪声的限制。较差的相位噪声性能可能会产生抖动并增加EVM（误差矢量幅度）来降低系统性能，从而严重降低SNR。通常，时钟信号质量以抖动为单位，抖动定义为相位噪声在设定的目标带宽上的积分。通常，相位噪声积分限值为 10 kHz 至 10 MHz。然而，宽带噪声也很重要，因为高时钟信号本底噪声也会影响系统的SNR。较差的采样时钟也可能具有杂散信号成分，这会降低SFDR（无杂散动态范围）。最后，在考虑占空比和上升/下降时间等参数时，采样时钟质量不仅应在频域中定义，还应在时域中定义。

这些是采样时钟的基本系统要求。然而，在大型数据转换器阵列中，当不同阵列的时钟之间需要同步时，通道间偏斜成为关键要求。此类系统的性能依赖于同步的数据阵列，因此对不同数据转换器之间的偏差很敏感。

功耗是另一个考虑因素。更高的功耗会降低系统效率，增加温度和冷却成本，并可能导致更高的故障率。从商业角度来看，元件数量和电路板空间也很重要，应该加以控制。

时钟树结构

如前所述，在大规模系统中，单个时钟IC可能没有足够的输出来驱动所有分支。时钟树拓扑可以克服这个问题，并能够同步多个部件、设备或多个系统。时钟树拓扑框图如图2所示。请注意，树中的每个级别都引入了一个延迟组件，该组件由固定和未确定的部分组成。

图2.时钟树框图。

这些延迟可能会受到外部因素的影响，例如电压和温度变化以及特定于器件的工艺变化。这些不准确性加起来，导致ADC和DAC中可能出现无法忍受的时序变化，而ADC和DAC需要在高频下同时计时。当今系统所需的高操作频率决定了严格的设置和保持时间。虽然固定延迟可以通过额外的努力来补偿，但无法在系统内补偿不确定的延迟。因此，设计人员的目标是通过以某种方式控制未确定的延迟元素来最小化或消除它。

除了这些约束之外，树结构应该是灵活的，以便能够增加分支的数量并根据系统需要轻松控制它们。

对齐时钟和最小化通道偏斜的一个共同目标是确定性地执行此功能，即对所有器件和所有上电序列重复执行此功能。在JESD204B系统中，需要对本地多帧时钟（LMFC）进行对齐以实现确定性延迟。该接口要求使用子类 1 （SYSREF） 或子类 2 （SYNC） 定义在发送和接收设备上重置和对齐 LMFC。整个系统中不确定的延迟使得LMFC的对齐更难在1个LFMC周期内实现。因此，前面提到的具有高精度对准的时钟树结构将有助于系统设计人员实现LMFC的对准。

此外，设计人员需要确保在每个数据转换器输入端，SYSREF信号相对于器件时钟的建立和保持时间是可接受的。如果设计使用单个时钟芯片，则满足建立和保持时间是确保考虑适当时序裕量的简单过程，而在基于简单时钟缓冲器的多器件时钟树结构中，控制建立和保持时间更具挑战性。所提出的时钟树结构具有跨不同层的确定性同步，有助于满足所有层之间所有SYSREF/设备时钟对的建立/保持时序要求。这种时钟树结构可以满足同步约束，并在不同层的每个数据转换器上对高速器件时钟进行相位对齐。

时钟树的设计

图3显示了一个四电平时钟树示例，其中使用一个主时钟生成部分（HMC7044）和三级扇出缓冲器（HMC7043）为采样板创建多个同步时钟。

图3.四级时钟树示例。

一个HMC7044用作时钟树的根;它是一款具有抖动衰减功能的14输出时钟发生器，支持JESD204B同步。HMC7043器件（14输出扇出缓冲器）用于分支的每个级别。这些器件完全兼容，其编程功能非常相似，这使得匹配器件以及增加或减少时钟分配水平变得非常容易，从而增加了系统的灵活性。

可以在时钟树的每一级的每个输出之间完成同步。在该系统中，HMC7044的输出可以通过SPI命令进行相位对齐，或者通过使用SYNC脉冲进行更精确的相位对齐。该命令将重置HMC7044的通用SYSREF定时器，该定时器控制所有时钟的输出分频器。所有输出时钟分频器同时由 SYSREF 定时器的命令对齐。从 SYNC 命令到 SYSREF 定时器的延迟以及开启和关闭时间之间的延迟得到了很好的定义，这提供了输出之间确定性延迟的同步。此外，任何输出都可以编程以生成定义数量的脉冲，以用作系统中的SYSREF脉冲。

时钟分配部分HMC7043还包括一个非常相似的SYSREF定时器结构。该器件利用射频同步信号进行对准。RFSYNC脉冲将启动与HMC7044的SYNC信号相同的过程，所有输出将以高精度同步。同样，输出可以设置为脉冲模式，用作SYSREF脉冲。

所提出的时钟树结构基本上使用SYSREF信号作为下一级HMC7043的RFSYNC信号，并在每级的输出端保持相位对齐。通过精心的架构设计，所有这些时序信号都是确定性的，提供严格的偏斜控制。此外，每个器件都包括一个模拟延迟结构，因此输出之间的任何偏斜差或任何线路长度不等式都可以在源头上得到补偿。

对于RF系统中使用的复杂数据转换器阵列，由于ADC、DAC、FPGA、本振和混频器可以以不同的频率计时，因此可能需要不同的频率。HMC7044和HMC7043均具有内置分频器，可生成多个频率。此外，HMC7044具有双PLL结构和集成VCO，无需额外元件即可生成高频时钟。

常见通信系统的另一个复杂性是，大多数RF前端单元依赖于传输/接收模块的串行接口，这要求数据和时钟由数字处理器或FPGA嵌入/解嵌。此过程通常会产生不需要的参考时钟抖动，并要求大型RF时钟生成和分配器件（如HMC7044）中包含抖动衰减能力。

可用于数据转换器阵列的紧凑型解决方案如图4所示。

图4.四电平时钟树的紧凑型解决方案。

测试结果

图5显示了所有输出之间的偏斜。黄色和青色线信号是脉冲 SYSREF 和连续时钟信号，用于 4千电平输出，无需额外的延迟调整即可同步。蓝线信号是来自HMC7044的连续SYSREF信号，通过使用模拟延迟功能，它与4千电平输出。在本例中，获得的总偏斜小于 16 ps。

图5.四电平输出的时域响应。

四电平时钟树的相位噪声性能如图6所示。时钟发生器的相位噪声也用浅蓝色线表示。总相位噪声在高达2 MHz的偏移下不会下降。考虑到每个电平的加性噪声（附加抖动），本底噪声的下降是不可避免的，在图中可以观察到本节噪声增加6 dB的情况。HMC7044和HMC7043具有相同的输出本底噪声（约–154 dBc/Hz），所有四个器件的噪声均降至–148 dBc/Hz，对于大多数系统来说，这仍然是可接受的水平。

图6.四电平输出的频域响应。

2457.6 MHz时12 kHz至20 MHz的积分噪声计算得出的抖动均方根为52.7 fs，相对于HMC7044的输出而言，仅降低了几fs rms。在几乎所有实际系统中，这种性能下降是可以容忍的，但是，如果不能容忍，则最后一级可以用HMC7044代替HMC7043，从而衰减时钟树本身的任何累积抖动。

如前所述，在使用大量数据转换器的系统中，功耗成为最关键的问题之一。影响这种时钟树功耗的一个关键因素是所使用的信令类型。HMC7044和HMC7043的输出信号模式可以通过彼此独立的软件控制来改变，从而可以在功耗和驱动强度与频率之间进行权衡。一般准则是，在低频下，LVDS可以以低功耗使用，而在高频下，LVPECL和CML可提供最佳性能。

结论

本文中的讨论适用于许多不同的系统，这些系统利用分布式大型数据转换器阵列，从无线基础设施到军用雷达，再到测试和测量系统。最近的5G通信系统中提出的更高频率和更高带宽的调制方案建立在多个RF输入/输出接口的当前趋势之上，这需要增加数据转换路径的数量。此外，在最近的一些5G架构提案中，相控阵天线被广泛讨论为节省功耗和增加输出容量的一种手段。

相控阵技术广泛应用于军事通信系统，不仅需要大量的时钟，而且还需要这些时钟的精确同步。

大型数据转换器阵列的另一个重要用例是测试和测量系统，其中需要以高采样率捕获大量数据，尽可能减少噪声，并同时进行处理。这些系统还需要大量的同步时钟。同样，对于先进的医学成像系统，数据处理吞吐量很高，并且需要并行数据采集路径的同步操作。

审核编辑：郭婷