使用NVSRAM时的时序注意事项

本文帮助准备与Maxim非易失性SRAM（NVSRAM）配合使用的系统存储器时序。

Maxim的NVSRAM模块采用Maxim非易失性控制器、低功耗CMOS静态RAM存储器元件和纽扣锂电池。在正常工作条件下，读或写操作在功能上与独立SRAM相同。使用并行I/O结构，用户可以轻松地将数据存储到地址总线宽度定义的任何内存位置或从中获取数据。后续内存周期可以在此位置或任何其他位置以所需的任何顺序发生，没有占空比或写入周期计数限制。

图1.典型的NVSRAM电路。

如果系统电源高于指定的写保护电压（V卫生纸），三个控制输入引脚（/CE、/WE和/OE）定义了要执行的存储器操作，如表1所示。写入命令优先于读取命令。最大电流消耗（I抄送） 在产品数据表的直流电气特性表中指定每种状态。

 

V抄送	/CE有效	/WE	/OE有效	地址总线	DQ总线	功能	我抄送
< V卫生纸	x	x	x	x	高阻抗	写保护	不适用
> V卫生纸	1	x	x	x	高阻抗	待机	我CCS1或我CCS2
	0	1	1	稳定	高阻抗	读	我CCO1
	0	1	0	稳定	输出数据	读	我CCO1
	0	0	x	稳定	输入数据	写	我CCO1
x = 不在乎 我CCS1或我CCS2取决于输入电压电平（VIH/V伊利诺伊州） 使用。

 

稳健功能操作的建议规则

必须始终将三个主要规则应用于任何有效的内存操作：

V抄送必须大于指定的写保护电压（V卫生纸） 在整个活动内存周期中。

地址总线在整个活动内存周期中必须稳定。

活动内存周期的周期时间 （t钢筋混凝土或 t廁所） 应达到或超过数据手册中列出的最小指定时间。

了解时序图

重要的是要记住，数据手册的时序图通常只显示描述中的一条数据线或地址线。实际上，您至少提供了八条数据线和十几条地址线，这些数据线可能在系统板上具有不同的信号路径长度，并且每个信号可能具有不同的负载特性。使用纯静态存储器时，到达器件输入引脚的最后一个地址和/或数据信号是唯一真正重要的地址和/或数据信号。在此存储器操作结束时更改的第一个地址和/或数据信号也是唯一真正重要的地址和/或数据信号。因此，为了避免经典的计时比赛，请在计时定义中采取一些简单的预防措施。

在定义系统存储器时序时，同样重要的是要记住，SRAM的作用类似于“深度锁存器”。在启用控制时钟信号之前，您必须提供输入（地址和数据）。这被定义为“设置时间”。您还必须保持该输入条件（地址和数据），直到“锁存”操作完成。这被定义为“保持时间”。保持时间可能因选择哪个时钟输入作为控制信号而异。

写入周期

如表1所示，当（（/CE = 0）和（/WE = 0））时存在有效写入。

要成功执行写入操作，必须满足以下条件：

必须在所选地址启用设备最短时间（写入周期）。

写入功能必须启用最短时间（写入脉冲宽度）。

I/O 引脚（DQ0 到 DQ7）1） 必须在（数据设置）之前驱动到有效条件，并在（数据保持）终点之后保持稳定一段时间。

当有效写入变为 TRUE 时，写入周期开始。它是在地址引脚上显示的地址处执行的。起点定义为/CE的较晚下降沿2或/WE3.

当有效写入变为 FALSE 时，写入周期结束。终点定义为/CE的较早上升沿2或/WE3.

请记住条件 #2，在有效写入期间不允许更改地址。地址时序必须满足相对于起点的地址设置时间要求，即/CE或/WE的后下降沿。所有地址行必须至少保持稳定，直到终点。

使用NVSRAM时，内部传播延迟仅通过/CE路径。如果使用/WE定义起点和/或终点，请遵循写入周期1图示数据手册中的最小时序要求。如果使用/CE定义起点和/或终点，请遵循数据手册中写入周期2图示中的最小时序要求。

还要记住，数字信号不会像时序图中有时描述的那样，从逻辑 0 瞬间跳到逻辑 1。在系统设计阶段，输入信号转换时间可能难以预测，因为负载特性在很大程度上取决于PC板元件的放置、布线和材料。为了提高最终应用中的工作抗扰度，建议系统设置和保持时间延迟超过数据手册的最小值。

读取周期

如表1所示，当（（/CE = 0）和（/WE = 1））时存在有效读数，但除非/OE = 0，否则不会出现数据输出。

要成功执行读取操作，必须满足以下条件：

必须在所选地址启用设备最短时间（读取周期）。

必须禁用写入功能。

I/O 引脚（DQ0 到 DQ7）1） 必须在预期读取访问时间（/CE 至输出有效）或之后的最短时间内（/OE 至输出有效）门控。

当有效读取变为 TRUE 时，读取周期开始。它是在地址引脚上显示的地址处执行的。如果/OE也为低电平，则I/O引脚变为低阻抗4.

当有效读取变为 FALSE 时，读取周期结束。如果/OE也为低电平，则I/O引脚变为高阻抗4.

在有效读取期间，在预期读取访问时间（/CE至输出有效）之后发生的任何地址更改都将终止此内存周期（条件#2）。当地址行再次稳定时，显示的新地址将触发“新”读取周期的开始。来自第一个地址的数据在地址更改后的一段时间内在I/O引脚上保持有效（输出保持）。来自“新”地址的数据将通过地址激活的访问时间（访问时间）显示在I/O引脚上，从最后一个地址输入变得稳定的点开始。

在有效读取期间，在预期读取访问时间（/CE至输出有效）之前发生的任何地址更改都会过早终止此内存周期。当地址行再次稳定时，显示的新地址将触发“新”读取周期。来自第一个地址的数据不保证显示在I/O引脚上。来自“新”地址的数据将通过地址激活的访问时间（访问时间）显示在I/O引脚上，从最后一个地址输入变得稳定的点开始。

I/O引脚仅在（（有效读取）和（/OE = 0））时驱动数据。这对于功耗可能很重要，因为降低器件占空比和延迟输出门控可以降低元件的电流消耗。

审核编辑：郭婷