提高Xilinx FPGA Flash下载速度

最近在编写完FPGA逻辑，成功生成.bin文件后，发现将数据流文件烧写到Flash时间过长，突然想起可以通过Vivado软件进行设置，提高烧写速度。操作如下：

（1）布局布线完成后，点击Open Implementation。

（2）点击Tool-----> Edit Device Properties...

（3）General ----->Enable Bitstream Compression ----->TRUE，选择压缩数据流，提高下载速度。

（4）Configuration -------> Configuration Rate(MHz)，可以选择较大的CCLK时钟值。（如果配置I/O PCB布线不佳，较大的时钟可能会导致FLASH烧写失败，此时需要降低CCLK时钟）

点击OK，并点击“保存”菜单，保存当前配置。

打开.xdc约束文件，我们可以看到新增以下内容：

完成以上操作，重新生成bit文件及bin文件即可实现加快FLASH烧写速度。

审核编辑：汤梓红