使用时间交错数据转换器倍增采样率

交错多个模数转换器（ADC）通常是为了提高转换器的有效采样速率，特别是当没有或只有少数现成的ADC可以满足此类应用所需的采样、线性度和交流要求时。然而，时间交错数据转换器并非易事，因为即使使用完全线性的元件，增益/失调失配和时序误差也会导致输出频谱中出现不希望的杂散。以下文章提供了有关时间交错模数转换器的理论方法以及设计人员在构建时间交错系统时通常遇到的障碍类型（以及如何补偿这些障碍）的宝贵见解。

当今数据采集系统的快速变化正在推动半导体数据转换器制造商提供更高水平的分辨率、时钟速度和动态性能。由于这些要求并不总是通过单个芯片来满足，因此它们需要系统设计人员的创造力。

对现有的一组高速ADC进行时间交错可以使系统的采样速度成倍增加，但在更高的采样速度下，这将成为一件棘手而复杂的苦差事。以下讨论有助于深入了解这种技术，涵盖此类设计的积极和消极方面，并为高速数据采集系统中多个ADC的成功交错提供了有价值的理论。

什么是时间交错？

对于超高速应用，时间交错通过并行操作两个或多个数据转换器来提高系统的整体采样速度。这听起来合理而直接，但实际上需要付出更多的努力，而不仅仅是并联两个ADC。在详细讨论这种安排之前，请比较时间交错系统的采样速率与单个转换器的采样速率。根据经验，并行操作N个ADC会使系统的采样速率提高约N倍。因此，承载N ADC的交错系统的采样（时钟）频率1;可以描述如下：

图1中的简化框图显示了一个单通道、时间交错式DAQ系统，其中两个ADC使系统的采样速率加倍。这个比率（fSYSTEM_CLK） 是速率为 f 的两倍的时钟信号CLK1= fCLK2.因为 fCLK1相对于 f 延迟CLK2到 f 的周期SYSTEM_CLK，两个ADC交替对模拟输入信号进行采样，产生等于fSYSTEM_CLK.每个转换器的工作采样频率只有采样频率的一半。

图1.该简化框图描述了一个用于高速数据采集的两步、时间交错式ADC系统。

时间交错如何工作？

典型的时间交错系统可以通过分析N位两步闪存转换器的操作来解释。时钟速度大于几百兆赫兹的ADC通常具有多步2时间交错架构，而不是单步直接转换（纯闪存）架构（有关闪存转换的讨论，请参阅附录）。

为了提高比较器已经以最大速度运行的ADC的采样速率，必须扩展上（粗）和下（细）量化器模块的数量。这可以通过实施一个 N 位粗 ADC 和两个时间交错的 N 位精细 ADC 来实现（图 2）。粗量化器 CQ 确定数字输出的上位 （MSB），精细量化器 FQ1 和 FQ2 设置数字输出的下位 （LSB）。

图2.时间交错两步闪光灯转换器的原理。

CQ和FQ1模块在第一个采样步骤中都连接到输入端子，但当时只有粗量化器采样和数字化。在第二步中，FQ1 和 FQ2 使用来自粗量化器的信息来生成参考水平，使它们能够执行精细量化。LSB在采样和使用粗量化器执行转换期间进行数字化，并在第二次采样时发生交错。

当第一个采样和转换过程完成后，输入由CQ和FQ2进行采样和数字化。FQ2 正在处理第二个样本，而 CQ 正在处理第三次采样。第二个样品量化完成后，第三个样品由FQ1转换。粗量化器始终进行采样和转换，但精细量化器（FQ1 和 FQ2）以交替的周期进行采样和数字化。一遍又一遍地重复，此过程大约使两步ADC系统的整体采样速度翻倍。

时间交错时应考虑什么？

突破交错式ADC的工作极限可能非常有吸引力，但在将该方法转化为成功的实验之前，必须考虑各种限制和考虑因素。

带宽限制：

要求更高采样速度的应用通常处理更高频率的输入音，因此输入带宽为采样速度一半的数据转换器不适合交错。幸运的是，大多数高速数据转换器都包括采样/保持（T/H）放大器，其全功率和小信号带宽明显高于奈奎斯特（f样本/2）标准。

失调和增益误差：

不同ADC中失调和增益的通道间匹配不会进行修整，因此ADC之间的增益和失调失配是时间交错系统中值得关注的参数。如果一个ADC显示失调，另一个ADC显示增益误差，则数字化信号不仅表示原始输入信号，还表示数字域中的不需要的错误。失调差异会导致数字化信号中的信号相移，增益失配表现为信号幅度的差异。因此，对于交错设计，应选择具有集成增益和失调校正功能的ADC，或包括允许校正这些失配的外部电路。

非线性：

积分非线性（INL）被描述为实际传递函数与直线的偏差，以LSB或满量程范围的百分比（%FSR）为单位。对于单个ADC，±1LSB的INL误差很常见，但在交错系统中，这种误差很容易加倍，导致输出代码误差类似于上述失调和增益问题。非线性的出现会给系统带来失真，从而降低动态参数，如信噪比和失真比（SINAD）和有效位数（ENOB）。

时钟相位抖动和噪声：

用作系统时钟的信号应具有尽可能低的相位噪声。

采用二分频配置的 D 型触发器可降低对精确 50% 占空比的严格要求。应选择与信号源的频率范围、幅度和压摆率相称的时钟电路。数字化信号的低压摆率放宽了时钟的抖动要求。但是，如果此压摆率较大，则必须将时钟抖动降至最低。对于满量程幅度正弦输入信号，仅由时钟抖动引起的最大建议信噪比 （SNR） 为

上述大多数误差都可以通过时域校准程序、仔细的电路设计和布局、合适的数据转换器选择和数字后处理来克服。不幸的是，这种方法很复杂，需要额外的成本、冗长的校准和数学分析。

应用

通过评估和分析实际电路的性能，我们可以确认这里提出的理论方法。例如，图3所示的测试设置基于使用两块MAX1444评估板3来自模拟。MAX1444提供Analog新型40位+10.3V单电源高速数据转换器系列中最低速度等级（3Msps）。由于两个现成的测试板极不可能精确匹配，因此在将信号源（时钟和模拟输入信号发生器）连接到电路板时要小心：

模拟和时钟输入必须按照评估套件的规定进行阻抗匹配。

为避免进一步不匹配，从信号源到电路板的电缆长度必须相同。

端接电阻应紧密匹配以避免反射。

时钟和模拟输入信号源发生器必须锁相才能正常工作。

图3.可以设置测试两个MAX1444评估板是否适合用于时间交错系统。

附录

闪光转换

基于直接变频或闪存架构的ADC速度极快，可直接执行多位转换。然而，为了管理所需的大量比较器和基准电压，需要密集的模拟设计。具有N位分辨率的纯闪存转换器具有2N-1个并联的比较器。这些比较器的基准电压由电阻网络设置，间隔为1LSB = V司 司长/2N分开，其中 V司 司长表示转换器的满量程输入范围及其分辨率。

输入电压的变化通常会在多个比较器输出中产生状态变化。这些输出变化组合在一个编码器逻辑单元 （2N-1-to-N 编码器），从转换器产生并行 N 位输出。尽管闪存转换器是最快的类型，但它们的分辨率4通常受芯片尺寸、输入电容和大量内部高速比较器引入的功耗的限制。此外，闪存转换器的重复结构要求并联比较器部分之间精确匹配，因为任何不匹配都可能导致静态误差（例如，输入失调电压增加）。

闪存ADC也容易产生零星和不稳定的输出，称为“闪光码”。闪光码有两个主要来源：亚稳态在 2N-1 个比较器和“温度计代码气泡”。不匹配的比较器延迟可能会将逻辑 1 变为 0（反之亦然），导致在其他正常温度计代码中出现“气泡”。由于ADC的编码器单元无法检测到此错误，因此它会生成一个乱序代码，显示为“闪光”输出。然而，大多数新的数据转换器设计通过支持比较器阵列和带有附加锁存器的编码逻辑来最大限度地减少或完全消除这些问题。

审核编辑：郭婷