1 运行平台
硬件:CRD500数字信号处理板
系统:win7/64;win7/32;win10/64;win11/64
软件:Quartus/ModelSimSE/Verilog/Matlab
2 主要功能及性能指标
2.1 主要功能
1)可产生基带码元数据
2)完成绝对码到相对码的转换
3)基带数据的成型滤波器电路
4)产生DPSK调制数据
5)完成DPSK解调(载波提取,相干解调)
6)完成位同步信号提取(超前-—滞后型锁相环法位同步电路)
7)解调端完成相对码到绝对码的转换
2.2 主要性能指标
调制端:
1)系统时钟:50MHz
2)基带数据速率:390.625kbps
3)基带成型滤波器成型系数:0.8
4) 载波频率:390.625kbps
解调端:
1)采样频率:3.125MHz
2)解调方式:Costas环提取载波,相干解调
3 程序结构框图说明
DPSK调制解调电路程序主要由基带信号生成模块(pcm.v)、绝对码转相对码模块(Coder.v)、Psk调制模块(psk_mod.v)、Costas模块(Costas.v)、位同步模块(BitSync.v)和相对码转绝对码模块(Decoder.v)组成。
基带信号生成模块(pcm.v)产生码率为390.625kbps的基带数据,送给Coder.v完成相对码的转换,同时将绝对码送CRD500扩展口观测。转换后的相对码送给PSK调制模块;
PSK调制模块完成PSK信号调制,先对PCM基带数据进行成型滤波,控制传输频带,再与390.625kbps的载波进行相乘,完成PSK调制;
PSK调制数据经CRD500板上的DA、滤波、运放模块送BNC测试口的同时,经板上短接线回至AD通道,经AD采样后回送至FPGA,由Costas模块完成相干载波提取的同时完成数据解调;
解调后的数据送至位同步模块完成位同步脉冲的提取。提取出的位同步信号与解调后的数据送Decoder.v模块,完成相对码到绝对码的转换,还原成发送端的原始信号。
位同步脉冲及解调后的最终数据送CRD500的扩展口用于示波器观测。
CRD500板上AD/DA接口有多种设置方式,如图2所示。
本次工程实例采用图2中的模式1连接方式。如果采用图2中的第2种模式,则需要采用双头BNC线将AD接口与DA接口连接起来。
4 测试说明
在测试过程中可以发现,上电后下载程序,输入信号及本地载波信号能够快速完成同步,数据解调正常。当按下key1键,使得costas环路无输入信号,则载波无法同步,无法解调正确,松开key1键后两路波形又自动完成同步且解调正确。
但如长时间按下key1键,偶尔会出现即使松开key1键后,两路信号仍不同步且解调不正确的情况,这是由于在环路没有输入信号时,始终处于搜索状态,环路可能出现“死循环”或“跑飞”的现象,这时只要按下复位键,则两路信号又会迅速同步,完成正常的解调。
审核编辑:刘清
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