lpc总线规范详解

　　所谓总线（Bus），是指计算机设备和设备之间传输信息的公共数据通道。总线是连接计算机硬件系统内多种设备的通信线路，它的一个重要特征是由总线上的所有设备共享，可以将计算机系统内的多种设备连接到总线上。如果是某两个设备或设备之间专用的信号连线，就不能称之为总线。系统总线架构图如下所示：

　　LPC总线

　　LPC（Low Pin Count）是基于 Intel 标准的33 MHz 4 bit 并行总线协议（但目前NB系统中LPC的时钟频率为24MHz，可能是由于CPU平台的不断发展导致的，后面会具体分析），用于代替以前的 ISA 总线协议，但两者性能相似，都用于连接南桥和Super I/O芯片、FLASH BIOS、EC等设备（由于目前EC芯片中整合了Super I/O功能，所以我们在NB系统中看不到LPC总线上挂有Super I/O芯片了）。

　　INTEL当初为了取代低速落后的X-BUS而推出的总线标准。一般用于主板南桥芯片通信。

　　1997年9月29日Intel于公布的一个取代传统ISA BUS的一种新接口规范，并且以免费开放授权的方式，供业界采用。以往为了连接ISA扩充槽、适配器、ROM BIOS芯片、Super I/O等接口，南桥芯片必须保留一个ISA BUS，并且连通Super I/O芯片，以控制传统的外围设备。

　　传统ISA BUS速率大约在7.159~8.33MHz，提供的理论尖峰传输值为16MB/s，但是ISA BUS与传统的PCI BUS的电气特性、信号定义方式迥异，使得南桥芯片、Super I/O芯片浪费很多针脚来做处理，主板的线路设计也显得复杂。为此，Intel定义了LPC接口，将以往ISA BUS的地址/数据分离译码，改成类似PCI的地址/数据信号线共享的译码方式，信号线数量大幅降低，工作速率由PCI总线速率同步驱动（时钟同为33MHz），虽然改良过的LPC接口一样维持最大传输值16MB/s，但信号管脚却大幅减少了25~30个，以LPC接口设计的Super I/O芯片、Flash芯片都能享有脚位数减少、体积微缩的好处，主板的设计也可以简化，这也是取名LPC——Low Pin Count的原因。

　　LPC总线的接口管脚

　　LPC总线由7个必选信号和6个可选信号组成，具体如下表所示：

　　MB板上的JDEBUG connector有12pin，没有连接LRESET#信号，只连接了其余的6个必选信号，为主板诊断提供接口，其中CLK_DEBUG由PCH提供，24MHZ：

　　EC与PCH连接的LPC总线中除了包含7个必选信号，还包含SEEIRQ和CLKRUN#信号。这里需要注意的是JDEBUG的CLK信号与连接EC和PCH的LPC总线中CLK信号并非同一个信号。PCH提供了2个输出24MHz时钟的管脚，但每个时钟只能驱动一个LPC设备，故EC和JDEBUG各连接一个。

　　LPC总线的测量（逻辑分析仪）

　　用逻辑分析仪TLA5202测得LPC总线中LCLK、LFRAME#、LAD［3:0］信号，下面为测量的几组数据波形：

　　下面是测的是两个cycle的总体波形图，由于我在测试时外接的测试线过长，在cycle结束后的末期引入了串扰，图中的黄色框图中便为串扰信号波形，理想状态应该是LAD［3：0］统一保持高逻辑，后面再统一变为低逻辑。这里我们可以看到时钟信号LCLK并不是一直输出的，只有当cycle开始时，PCH才会输出LCLK信号，cycle结束后，若一段时间内不再有cycle传输，LCLK便不再输出。

　　下图测试的是一组I/O read cycle，host要读取IO地址为0064H的数据，外设接管总线后，经过11个时钟周期的长等待SYNC状态（0110）后，变为ready状态（sync为0000），然后外设将数据1CH发送给host，驱动TAR状态（FF），将总线控制权交还给host，这个cycle结束。

　　LPC总线的通信协议

　　LPC总线支持多种事务类型的操作，例如IO读写、内存读写、DMA读写、Firmware memory读写等。一个cycle通常一下流程：  总线host拉低LFRAME#信号，指示cycle开始，同时将相关信息输出到LAD［3:0］上

　　 主机Host根据Cycle类型驱动相应的信息到LAD［3：0］上，比如当前操作的

　　事务类型、数据传输方向及size大小、访问地址等。

　　 host根据Cycle类型的不同选择进行驱动数据或者是移交总线控制权。  外设获取总线控制权后，将相应的数据驱动到LAD［3：0］上。表示该Cycle

　　完成。  外设释放总线控制权。至此该Cycle结束。

　　一个典型cycle通常由Start、Cyctype+Dir、ADDR、Size（DMA only）、Channel（DMA only）、TAR、Sync、DATA状态组成，下图是一个典型的cycle示例流程，该cycle类似于IO读或内存读操作中的cycle，DATA字段由外设驱动发送给host.