研究了一种采用FPGA实现32阶FIR滤波器硬件电路方案;讨论了窗函数的选择、滤波器的结构以及系数量化问题;研究了FIR滤波器的FPGA实现,各模块的设计以及如何优化硬件资源,提高运行速度等问题。实验结果表明了该方法的有效性。
根据系数的最大值是0.063561,所以缩放因子取8,量化后的频率响应如图,满足通带线形相位的要求和阻带最小衰减的要求,如图1示。
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