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Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。
使用Verilog描述硬件的基本设计单元是模块（module）。构建复杂的电子电路，主要是通过模块的相互连接调用来实现的。模块被包含在关键字module、endmodule之内。实际的电路元件。Verilog中的模块类似C语言中的函数，它能够提供输入、输出端口，可以实例调用其他模块，也可以被其他模块实例调用。模块中可以包括组合逻辑部分、过程时序部分。例如，四选一的多路选择器，就可以用模块进行描述。它具有两个位选输入信号、四个数据输入，一个输出端，在Verilog中可以表示为：
module mux （out， select， in0， in1， in2， in3）;output out;input ［1:0］ select;input in0， in1， in2， in3;//具体的寄存器传输级代码endmodule
ALU：Arithmetic Logic Unit，算术逻辑单元的全称是Arithmetic Logic Unit，是处理器中的一个功能模块，用来执行诸如加减乘除以及寄存器中的值之间的逻辑运算，通常在一般的处理器上被设成一个周期运行一次上升沿，这主要是由附属于ALU的输入输出寄存器以及在ALU输入处插入旁路乘法器来决定的。 Pentinum 4的ALU令人十分吃惊，Intel竟然使用0.18微米铝连接技术制造出了延迟时间少于0.35ns的Rapid Execution Engine（快速执行引擎），其中包括了载入/存储地址生成器，可以在上下沿同时进行时序运算，使用了这种ALU，从理论上来讲处理器的计算可以增加到两倍。从而使运算速度大大加快。
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